T
參數(shù)資料
型號： XC3S4000-4FGG900I
廠商： Xilinx Inc
文件頁數(shù)： 242/272頁
文件大?。?/td> 0K
描述： SPARTAN-3A FPGA 4M STD 900-FBGA
產(chǎn)品培訓模塊： Extended Spartan 3A FPGA Family
標準包裝： 27
系列： Spartan®-3
LAB/CLB數(shù)： 6912
邏輯元件/單元數(shù)： 62208
RAM 位總計： 1769472
輸入/輸出數(shù)： 633
門數(shù)： 4000000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 900-BBGA
供應商設備封裝： 900-FBGA
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
71
TPHFD
When writing to IFF, the time from
the active transition at the Global
Clock pin to the point when data
must be held at the Input pin. The
DCM is not in use. The Input
Delay is programmed.
LVCMOS25(3),
IOBDELAY = IFD,
without DCM
XC3S50
–0.98
–0.93
ns
XC3S200
–0.40
–0.35
ns
XC3S400
–0.27
–0.22
ns
XC3S1000
–1.19
–1.14
ns
XC3S1500
–1.43
–1.38
ns
XC3S2000
–2.33
–2.28
ns
XC3S4000
–2.47
–2.42
ns
XC3S5000
–2.66
–2.61
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 48 and are based on the operating conditions set forth in
2.
This setup time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the Global Clock Input or the data
Input. If this is true of the Global Clock Input, subtract the appropriate adjustment from Table 44. If this is true of the data Input, add the
appropriate Input adjustment from the same table.
3.
This hold time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the Global Clock Input or the data
Input. If this is true of the Global Clock Input, add the appropriate Input adjustment from Table 44. If this is true of the data Input, subtract the
appropriate Input adjustment from the same table. When the hold time is negative, it is possible to change the data before the clock’s active
edge.
4.
DCM output jitter is included in all measurements.
Table 42: Setup and Hold Times for the IOB Input Path
Symbol
Description
Conditions
Device
Speed Grade
Units
-5
-4
Min
Setup Times
TIOPICK
Time from the setup of data at the Input pin
to the active transition at the ICLK input of
the Input Flip-Flop (IFF). No Input Delay is
programmed.
LVCMOS25(2),
IOBDELAY = NONE
XC3S50
1.65
1.89
ns
XC3S200
1.37
1.57
ns
XC3S400
1.37
1.57
ns
XC3S1000
1.65
1.89
ns
XC3S1500
1.65
1.89
ns
XC3S2000
1.65
1.89
ns
XC3S4000
1.73
1.99
ns
XC3S5000
1.82
2.09
ns
TIOPICKD
Time from the setup of data at the Input pin
to the active transition at the IFF’s ICLK
input. The Input Delay is programmed.
LVCMOS25(2),
IOBDELAY = IFD
XC3S50
4.39
5.04
ns
XC3S200
4.76
5.47
ns
XC3S400
4.63
5.32
ns
XC3S1000
5.02
5.76
ns
XC3S1500
5.40
6.20
ns
XC3S2000
6.68
7.68
ns
XC3S4000
7.16
8.24
ns
XC3S5000
7.33
8.42
ns
Table 41: System-Synchronous Pin-to-Pin Setup and Hold Times for the IOB Input Path (Cont’d)
Symbol
Description
Conditions
Device
Speed Grade
Units
-5
-4
Min
相關PDF資料
PDF描述
SST25VF010A-33-4I-ZAE IC FLASH SER 1MB 33MHZ SPI 8CSP
2-829261-2 CONN D-SUB HD FEMALE SCREW LOCK
RCB110DHAN CONN EDGECARD 220PS R/A .050 DIP
24LC128T-E/MS IC EEPROM 128KBIT 400KHZ 8MSOP
24LC128-E/MS IC EEPROM 128KBIT 400KHZ 8MSOP
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參數(shù)描述
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XC3S4000-4PQG208C 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet
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