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參數(shù)資料
| 型號(hào)： | W9968CF |
| 英文描述： | Digital Camera |
| 中文描述： | 數(shù)碼相機(jī) |
| 文件頁(yè)數(shù)： | 49/78頁(yè) |
| 文件大?。?/td> | 814K |
| 代理商： | W9968CF |
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W9968CF
Publication Release Date: May 1999
- 49 - Revision A2
Bit 4
SDRAM Delay Test (used for test mode only)
Bit 3
Reserved
Bits 2-0
Memory Controller Test Mode Select
Fast Serial Bus Write Registers 0~3 (CR06~CR09)
Read/Write
Power-on Default:
CR06
Index: 0006H - 0009H
0000H
uC Address: 0CH - 13H
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
C7
CR07
D7
C6
D6
C5
D5
C4
D4
C3
D3
C2
D2
C1
D1
C0
D0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
C15
CR08
D15
C14
D14
C13
D13
C12
D12
C11
D11
C10
D10
C9
D9
C8
D8
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
C23
CR09
D23
C22
D22
C21
D21
C20
D20
C19
D19
C18
D18
C17
D17
C16
D16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
C31
D31
C30
D30
C29
D29
C28
D28
C27
D27
C26
D26
C25
D25
C24
D24
D[31:0]
32-bit data for SDATA output. When fast serial bus is enabled (CR01_5 = 1), D[31:0] will be
output serially from LSB to MSB once CR09 is programmed.
C[31:0]
32-bit data for SCLK output. When fast serial bus is enabled (CR01_5 = 1), C[31:0] will be
output serially from LSB to MSB once CR09 is programmed.
uC Access DRAM Start Address Low Register (CR0C)
Read/Write
Power-on Default:
Index: 000CH
XXXXH
uC Address: 18H - 19H
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
uCA[15:0]
Bits 15-0 uC Access DRAM Start Address Low
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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