參數(shù)資料
型號： EP1SGX40GF1020C6
廠商： Altera
文件頁數(shù)： 1223/1456頁
文件大?。?/td> 0K
描述： IC STRATIX GX FPGA 40K 1020-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 12
系列： Stratix® GX
LAB/CLB數(shù)： 4125
邏輯元件/單元數(shù)： 41250
RAM 位總計： 3423744
輸入/輸出數(shù)： 624
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應商設備封裝： 1020-FBGA（33x33）
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Altera Corporation
6–33
June 2006
Stratix GX Device Handbook, Volume 2
GIGE Mode
Figure 6–28 shows page 4 of the altgxb MegaWizard Plug-In Manager
in GIGE mode.
Allow GXB quad merging (if
possible)
For information about this option, refer to the section “Stratix GX
Instantiate Transmitter PLL
For more information, refer to the Stratix GX Analog Description chapter
in volume 2 of the Stratix GX Device Handbook.
Train Receiver PLL CRU clock from
Transmitter PLL
For more information, refer to the Stratix GX Analog Description chapter
in volume 2 of the Stratix GX Device Handbook.
Select the bandwidth type on the
Transmitter PLL
For more information, refer to the Stratix GX Analog Description chapter
in volume 2 of the Stratix GX Device Handbook.
Select the acceptable PPM
threshold between the Receiver PLL
VCO and the CRU clock
For more information, refer to the Stratix GX Analog Description chapter
in volume 2 of the Stratix GX Device Handbook.
rxdigitalreset
(send reset
signal to the digital portion of the
receiver)
The rxdigitalreset port resets the digital blocks in the receiver
channel. Each active receiver channel has its own digital reset.
txdigitalreset
(send reset
signal to the digital portion of the
transmitter)
The txdigitalreset port resets the digital blocks of the transmitter
channel. Each active transmitter channel has its own digital reset.
rxanalogreset
(send reset
signal to the analog portion of the
receiver)
The rxanalogreset port resets the receiver’s analog circuits,
including the receiver PLL. Each active receiver channel has its own
analog reset.
pll_areset
(send reset signal to
the Quad)
The pll_areset port resets the entire transceiver block (all receiver
and transmitter digital and analog circuits, including receiver and
transmitter PLLs).
pllenable
(send enable signal to
the Quad)
The pllenable port enables the entire transceiver block; if deasserted,
the entire transceiver block is held in the reset condition.
pll_locked
(indicates
Transmitter PLL is in lock with the
reference input clock)
For more information, refer to the Ports & Parameters chapter in volume
2 of the Stratix GX Device Handbook.
Table 6–4. MegaWizard Plug-In Manager Options (Page 3 for GIGE Mode) (Part 2 of 2)
altgxb Setting
Description
相關(guān)PDF資料
PDF描述
EP2S90F780C5 IC STRATIX II FPGA 90K 780-FBGA
93AA56C-I/ST IC EEPROM 2KBIT 3MHZ 8TSSOP
93LC56C-I/MS IC EEPROM 2KBIT 3MHZ 8MSOP
EP2S90F1020C5 IC STRATIX II FPGA 90K 1020-FBGA
EP2AGX260FF35I5N IC ARRIA II GX 260K 1152FBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1SGX40GF1020C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX40GF1020C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX40GF1020C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX40GF1020I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX40GF1020I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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