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參數(shù)資料
| 型號(hào)： | TS8388BMFS9NC2 |
| 廠商： | E2V TECHNOLOGIES PLC |
| 元件分類： | ADC |
| 英文描述： | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CQFP68 |
| 封裝： | CERAMIC, QFP-68 |
| 文件頁(yè)數(shù)： | 2/62頁(yè) |
| 文件大?。?/td> | 1267K |
| 代理商： | TS8388BMFS9NC2 |
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10
0860E–BDC–05/07
TS8388B
e2v semiconductors SAS 2007
5.4
Timing Diagrams
Figure 5-1.
TS8388B Timing Diagram (1 Gsps Clock Rate), Data Ready Reset, Clock Held at Low Level
Figure 5-2.
TS8388B Timing Diagram (1 Gsps Clock Rate), Data Ready Reset, Clock Held at High Level
TC1
TC2
TA = 250 ps TBC
X
N+1
X
N+2
X
N+3
N
DIGITAL
OUTPUTS
(VIN, VINB)
Data Ready
(DR, DRB)
(CLK, CLKB)
X
N+5
N-4
N-3
N
N-2
N-1
TC = 1000 ps
X
N+4
TOD = 1360 ps
1360 ps
DRRB
1 ns (min)
TDR = 1320 ps
TPD: 4.0 Clock periods
1000 ps
TRDR = 720 ps
N-1
TD2 = TC2+TOD-TDR
= TC2+40 ps = 540 ps
TDR = 1320 ps
DATA
N-5
N+1
TD1 = TC1+TDR-TOD
= TC1-40 ps = 460 ps
TC1
TC2
TA = 250 ps TBC
N+1
N+2
N
DIGITAL
OUTPUTS
(VIN, VINB)
Data Ready
(DR, DRB)
(CLK, CLKB)
N+5
N-4
N-3
N
N-1
N-2
TC = 1000 ps
N+4
TOD = 1360 ps
1360 ps
DRRB
1 ns (min)
TDR = 1320 ps
TPD: 4.0 Clock periods
TRDR = 720 ps
N-1
TD2 = TC2+TOD-TDR
= TC2+40 ps = 540 ps
TDR = 1320 ps
DATA
N-5
N+1
1000 ps
X
TD1 = TC1+TDR-TOD
= TC1-40 ps = 460 ps
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| TS8388BMFSB/Q | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BVF | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BVFS | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BVGL | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
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