參數(shù)資料
型號(hào)： STLC7546
廠商： 意法半導(dǎo)體
英文描述： MODEM (V.34bis) Analog Front End(調(diào)制解調(diào)器模擬前端)
中文描述： 調(diào)制解調(diào)器（V.34bis）模擬前端（調(diào)制解調(diào)器模擬前端）
文件頁數(shù)： 10/16頁
文件大小： 131K
代理商： STLC7546
ELECTRICAL SPECIFICATIONS
(continued)
DC CHARACTERISTICS
(V
DD
= 5.0V
±
5%, GND = 0V,T
A
= 0 to 70
°
C unless otherwise specified) (continued)
Symbol
Parameter
Min.
Typ.
Max.
Unit
ANALOG INTERFACE
V
REF
with
AV
DD
= +5V
Tempco (V
REF
)
Differential Reference Voltage Output
V
REF
= (V
REFP
- V
REFN
)
V
REF
Temperature Coefficient
Input Common Mode Offset Voltage =
[(IN+)+(IN-)]/2 -V
CM
or [(AUX IN+)+(AUX IN-)]/2 -V
CM
Differential Input Voltage :
[(IN+)-(IN-)]
≤
2x V
REF
or [(IN+)-(IN-)]
≤
2 x V
REF
Single Ended Input Voltage : IN+ or IN-
≤
V
REF
Differential Input DC Offset Voltage :
IN+ = IN- = V
CM
(id. AUX IN)
Output Common Mode Voltage Offset :
(OUT+ + OUT-)/2 - V
CM
(see Note 2)
Differential Output Voltage : OUT+ - OUT-
≤
2x V
REF
Differential Output DC Offset Voltage : (OUT+ - OUT-)
Input Resistance IN+, IN- (id. AUX IN)
Output Resistance (OUT+, OUT-)
Load Resistance (OUT+, OUT-)
Load Capacitance (OUT+, OUT-)
Output A/D Modulator Voltage Offset
2.4
2.5
2.6
V
200
ppm/
°
C
V
CMOIN
-300
300
mV
V
DIF IN
2 x V
REF
Vpp
V
SIGIN
V
REF
Vpp
V
OFF IN
-100
100
mV
V
CMO OUT
-200
200
mV
V
DIF OUT
V
OFF OUT
R
IN
R
OUT
R
L
C
L
V
ADO OUT
2 x V
REF
V
-100
100
100
mV
k
k
pF
mV
50
10
20
10
Note :
2. Device is very sensitiveto noise on V
Pin.V
output voltageload current must be DC (<10
μ
A). in order to drive dynamic load,
V
CM
must be buffered.AC variation in V
CM
currentmagnitude decrease A/D and D/A performance.
7
AC ELECTRICALCHARACTERISTICS
(Referencelevel V
IL
= 0.8V,V
IH
= DV
DD
- 0.5V,V
OL
= 0.4V,V
OH
= DV
DD
- 0.5V,DV
DD
= 5V,
Output load = 50pF unless otherwise)
Symbol
N
°
Parameter
Min.
Typ.
Max.
Unit
SERIAL CHANNEL TIMING (seeFigure 3 for Parameter numbers)
1
2
3
4
5
6
7
8
9
10
11
SCLK Period
SCLK Width Low
SCLK Width High
SCLK Rise Time
SCLK FallTime
FS Setup
FS Hold
DIN Setup
DIN Hold
DOUT Valid
HC0,HC1 Set-up
300
150
150
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
10
10
100
100
50
0
20
20
MASTER CLOCK INTERFACE (MCLK) (DV
DD
= +5V or +3.3V)
MCLK
tpw
tph/tpw
tpl/tpw
-
Master Clock Input
Master Clock Duty Cycle Pulse Width
0.92
360
45
45
1.54
650
2.8
MHz
%
%
%
Pulse Width High
Pulse Width Low
55
55
7
STLC7546
10/16
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