參數(shù)資料
型號： STLC5412P
廠商： 意法半導(dǎo)體
英文描述： 2B1Q U INTERFACE DEVICE ENHANCED WITH DECT MODE
中文描述： 2B1Q U接口裝置加強與無繩模式
文件頁數(shù)： 16/74頁
文件大?。?/td> 655K
代理商： STLC5412P
Bit Clock BCLK determines the data shift rate on
the Digital Interface. Depending on mode se-
lected, BCLK is an input which may be any multi-
ple of 8 kHz from 256 kHz to 6176 kHz or an out-
put at a frequency depending on the format and
the frequencyselected. Possible frequenciesare:
256 KHz,512 KHz,1536 KHz,
Figure 2
: DSI Interfaceformats: MASTER mode.
2048 KHz, 2560 KHz.
In format4 the use of 256kHzis forbidden.
BCLK is synchronous with FSa/b frame sync sig-
nal. When output, BCLK is phased locked to the
recoveredclock receivedfrom the line.
STLC5412
16/74
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PDF描述
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