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參數(shù)資料
| 型號(hào)： | ST40RA166XH6 |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 166 MHz, RISC PROCESSOR, PBGA372 |
| 封裝： | 27 X 27 MM, 2.33 MM HEIGHT, PLASTIC, BGA-372 |
| 文件頁(yè)數(shù)： | 63/92頁(yè) |
| 文件大?。?/td> | 2129K |
| 代理商： | ST40RA166XH6 |
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ST40RA
7 Electrical specifications
7.6
DDR bus termination (SSTL_2)
The JEDEC specification for SSTL_2 and an application note from a DDR SDRAM manufacturer
(DDR SDRAM Signaling Design Notes (MIcron Technology)) recommend the following layout to
reduce signal reflections on the bus:
tLCLLCH
LMI clock low period
0.45
tLCHLCH
tLCHLAV
LCLKOUT low to address and command
valid
-1.5
1.5
ns
tLCHDQSR
LCLKOUT high to read DQS edge
-1.5
1.5
ns
a
tDQSH
DQS high
0.45
tLCHLCH
tDQSL
DQS low
0.45
tLCHLCH
tDQSRS
Read data setup for DQS edge
1 - tLCHLCH / 4
ns
tDQSRH
Read data hold for DQS edge
tLCHLCH / 4 + 1
ns
tLCHDQS
LCLKOUT high to write DQS
N * tLCHLCH / 4 -
0.75
N * tLCHLCH /
4 + 0.75
ns
tLDWS
Write data setup to DQS edge
N * tLCHLCH / 4 -
0.75
ns
tLDWH
DQS edge to Write data invalid
N * tLCHLCH / 4 +
0.75
ns
tLCHDWZ
LCLKOUT high to write data Z
2
ns
a. Constraint placed on external system
Figure 14: SSTL_2 bus termination
Table 30: LMI DDR-SDRAM AC timings
Symbol
Parameter
Min
Max
Units
Note
ST40RA
RS
DDR
RS
RT
VTT
VTT = 1.25 V (VDD / 2)
RS = 27
RT = 27
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| ST40RA200XH6 | 制造商:STMicroelectronics 功能描述: |
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