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參數資料
| 型號： | SAA7381 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | ATAPI CD-R block decoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP144 |
| 文件頁數： | 65/108頁 |
| 文件大小： | 380K |
| 代理商： | SAA7381 |
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1997 Aug 12
65
Philips Semiconductors
Objective specification
ATAPI CD-R block decoder
SAA7381
Table 101
Description of the CLK_CON register bits
BIT
NAME
VALUE
DESCRIPTION
f
PLL
(kHz)
NOTES
7
pllpwr
0
1
0
1
00
01
10
11
PLL is powered-down
PLL is powered-up
system clock source is CRIN
system clock source is from clock multiplier
crystal is 8.4672 MHz; divide-by-16
crystal is 11.289 MH; divide-by-22
crystal is 16.9344 MHz; divide-by-32
crystal is 33.8688 MHz; divide-by-64
529.2
513.1
529.2
529.2
default
default
default
6
pllena
1 and 0
xtal1 and
xtal0
Table 102
The relationship between the values of the
m bits and VCO frequency for a normalised
PLL frequency of 500 kHz; note 1
m6 to m0
(HEX)
FREQUENCY (MHz)
02
04
08
11
22
44
09
13
26
4C
18
31
62
45
0B
17
2E
5D
3A
75
6B
56
2D
5B
36
6C
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
58
30
60
41
03
06
0C
19
33
66
4D
1A
35
6A
54
29
53
27
4E
1C
39
73
67
4F
1E
3D
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
m6 to m0
(HEX)
FREQUENCY (MHz)
相關PDF資料 |
PDF描述 |
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