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參數(shù)資料
| 型號： | SAA7381 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | ATAPI CD-R block decoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP144 |
| 文件頁數(shù)： | 64/108頁 |
| 文件大?。?/td> | 380K |
| 代理商： | SAA7381 |
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1997 Aug 12
64
Philips Semiconductors
Objective specification
ATAPI CD-R block decoder
SAA7381
7.10.2
S
UB
-CPU
CLOCK CONTROL REGISTER
This register controls the clocking of the sub-CPU and the generation of wait states, ensuring a low jitter in the clock while
allowing wait states.
Table 98
CONF_8051: address FF73H (see Table 99)
Table 99
Description of the CONF_8051 register bits
Note
1.
The clock pulse provided to the 8051 is equal to the HIGH period of sysclk for divide-by-1 and divide-by-1.5. For all
other division ratios the clock pulse HIGH time is equal to one cycle of sysclk.
7.10.3
SAA7381
SYSTEM CLOCK CONTROL REGISTERS
Table 100
CLK_CON register
Note
1.
Write operations to bit 6 of CLK_CON register may become unreliable once this bit has been written to with a logic 1.
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
modsel
wait2
wait1
wait0
div2
div1
div0
debug
BIT
NAME
VALUE
DESCRIPTION
7
modsel
0
1
wait state control
6 to 4
wait2 to wait0
000
001
010
011
100
101
110
111
000
001
010
011
100
1XX
0
1
0 wait states
1 wait state
2 wait states
3 wait states
4 wait states
5 wait states
6 wait states
7 wait states
8051 clock is sysclk; note 1
8051 clock is sysclk/1.5; note 1
8051 clock is sysclk/2
8051 clock is sysclk/3
8051 clock is sysclk/4
undefined
register writes are shadowed through into buffer RAM
3 to 1
div2 to div0
0
debug
ADDRESS
NAME
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
FF9EH
FF9FH
MULTI_CON
CLK_CON
(1)
mode
pllpwr
m6
pllena
m5
m4
m3
m2
m1
xtal1
m0
xtal0
相關PDF資料 |
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