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參數(shù)資料
| 型號(hào)： | PEF22508E |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PBGA256 |
| 封裝： | 17 X 17 MM, 1 MM PITCH, PLASTIC, LBGA-256 |
| 文件頁數(shù)： | 146/193頁 |
| 文件大小： | 10683K |
| 代理商： | PEF22508E |
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OctalLIU
TM
PEF 22508 E
Functional Description
Data Sheet
56
Rev. 1.0, 2005-06-02
3.7
Receive Path
An overview about the receive path of one channel of the OctalLIU
TM is given in Figure 17.
Figure 17
Receive System of one channel
The multiplexer “C” in Figure 17 selects the mode of the receive jitter attenuator, see chapter Chapter 3.7.9.
The multiplexer “D” in Figure 17 selects if the receive clock RCLK of a channel is sourced by the recovered route
clock or by the DCO-R (see above). The appropriate control register bits are CMR4.RS(2:0) (CMR4). These
register bits selects also different DCO-R output frequencies.
The sources of the receive clock output pins of the OctalLIU
TM (RCLK(8:1)), can be selected out of the receive
clocks of the channels:
The source of each of the eight receive clock pins of the OctalLIU
TM (RCLK(8:1)) can be independently selected
out of each of the eight receive clocks of the channels by programming the registers bits GPC(2:6).RS(2:0)
0 -> 1 or 1 ->
0
Asynchron
(Motorola or
Intel)
If actual values of N or
M in GCM5 or GCM6
are different to
internal settings of the
“clocking fixed mode”
SPI or SCI
If pinstrap values are
different to internal
settings of the
“clocking fixed mode”;
That is not allowed!
Table 12
Line Coding and Framer Interface Modes (cont’d)
Line Code,
Framer IF Mode
Register Bits
Signals at Pins
FMR0.RC,
LIM3.DRR
FMR0.XC,
LIM3.DRX
RDON (RPC)
RDO
XDI
XDIN (XPB)
OctalLIU_F0117
A: controlledby CMR5.DRSS(2:0)
C: controlledby CMR1.DCSand LIM0.MAS
D: controlledby CMR4.RS(2:0)
J: controlledby CMR2.IRSC and DIC1.RBS(1:0)
Alarm
Detector
Analog
LOS
Detector
RCLK
SYNC
RL1/ROID
RL2
DCO-R
MCLK
Recovered
clock selection
from other
channels
ReceiveLine
Interface
A
C
D
Master
Clocking Unit
LOS
J
FCLKR
internal
receive
clock
...
Equalizer
Clock &
Data
Recovery
Decoder
RDO
Dual Receive Elastic Buffer
DPLL
RDON
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEF22554E | DATACOM, FRAMER, PBGA160 |
| PEF22554HT | DATACOM, FRAMER, PQFP144 |
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22508EV1.1-G | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22508EV11G | 制造商:Rochester Electronics LLC 功能描述: 制造商:Infineon Technologies AG 功能描述: |
| PEF22508EV11GXP | 制造商:Lantiq 功能描述:LINE INTERFACE UNITS |
| PEF22508EV11GXT | 制造商:Lantiq 功能描述:LINE INTERFACE UNITS |
| PEF22509EV1.1 | 制造商:Infineon Technologies AG 功能描述:SP000205605_T/E ASIC_TY_PB |
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