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List of Figures
Technical Data
MC68H(R)C908JL3E/JK3E/JK1E
—
Rev. 2.0
18
List of Figures
MOTOROLA
Figure
Title
Page
7-8
7-9
7-10
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7-12
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7-21
7-22
Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88
Interrupt Entry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
Interrupt Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
Interrupt Recognition Example . . . . . . . . . . . . . . . . . . . . . . . . .90
Interrupt Status Register 1 (INT1). . . . . . . . . . . . . . . . . . . . . . .92
Interrupt Status Register 2 (INT2). . . . . . . . . . . . . . . . . . . . . . .92
Interrupt Status Register 3 (INT3). . . . . . . . . . . . . . . . . . . . . . .93
Wait Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
Wait Recovery from Interrupt or Break. . . . . . . . . . . . . . . . . . .95
Wait Recovery from Internal Reset. . . . . . . . . . . . . . . . . . . . . .95
Stop Mode Entry Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
Stop Mode Recovery from Interrupt or Break. . . . . . . . . . . . . .97
Break Status Register (BSR) . . . . . . . . . . . . . . . . . . . . . . . . . .97
Reset Status Register (RSR) . . . . . . . . . . . . . . . . . . . . . . . . . .99
Break Flag Control Register (BFCR) . . . . . . . . . . . . . . . . . . .100
8-1
8-2
X-tal Oscillator External Connections. . . . . . . . . . . . . . . . . . .102
RC Oscillator External Connections . . . . . . . . . . . . . . . . . . . .103
9-1
9-2
9-3
9-4
9-5
9-6
9-7
Monitor Mode Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109
Low-Voltage Monitor Mode Entry Flowchart. . . . . . . . . . . . . .112
Monitor Data Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
Sample Monitor Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . .114
Read Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
Break Transaction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
Monitor Mode Entry Timing. . . . . . . . . . . . . . . . . . . . . . . . . . .119
10-1
10-2
10-3
10-4
10-5
10-6
10-7
10-8
10-9
TIM Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123
TIM I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . .124
PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . . . .128
TIM Status and Control Register (TSC) . . . . . . . . . . . . . . . . .134
TIM Counter Registers (TCNTH:TCNTL) . . . . . . . . . . . . . . . .136
TIM Counter Modulo Registers (TMODH:TMODL). . . . . . . . .137
TIM Channel Status and Control Registers (TSC0:TSC1) . . .138
CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .141
TIM Channel Registers (TCH0H/L:TCH1H/L). . . . . . . . . . . . .142