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參數(shù)資料
| 型號： | M68KIT912DG128 |
| 廠商： | Motorola, Inc. |
| 英文描述： | GT 85C 85#16 SKT PLUG |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 19/432頁 |
| 文件大?。?/td> | 2994K |
| 代理商： | M68KIT912DG128 |
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68HC(9)12D60 — Rev 4.0
Advance Information
MOTOROLA
List of Figures
19
Advance Information — 68HC(9)12D60
List of Figures
Figure
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68HC(9)12D60 112-pin QFP Block Diagram . . . . . . . . . . . . . .29
68HC(9)12D60 80-pin QFP Block Diagram . . . . . . . . . . . . . . .30
Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32
Pin Assignments in 112-pin TQFP for 68HC(9)12D60. . . . . . .38
112-pin TQFP Mechanical Dimensions (case no987) . . . . . . .39
Pin Assignments in 80-pin QFP for 68HC(9)12D60 . . . . . . . . .40
80-pin QFP Mechanical Dimensions (case no841B) . . . . . . . .41
PLL Loop FIlter Connections . . . . . . . . . . . . . . . . . . . . . . . . . .43
Common Crystal Connections . . . . . . . . . . . . . . . . . . . . . . . . .45
External Oscillator Connections . . . . . . . . . . . . . . . . . . . . . . . .45
68HC(9)12D60 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . .86
Access Type vsBus Control Pins . . . . . . . . . . . . . . . . . . . . . . .88
Program Sequence Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
Erase Sequence Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112
STOP Key Wake-up Filter (falling edge trigger) timing. . . . . .141
Internal Clock Relationships. . . . . . . . . . . . . . . . . . . . . . . . . .145
PLL Functional Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . .146
Clock Loss during Normal Operation . . . . . . . . . . . . . . . . . . .150
No Clock at Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . .152
STOP Exit and Fast STOP Recovery. . . . . . . . . . . . . . . . . . .155
Clock Generation Chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . .169
Clock Chain for SCI0, SCI1, RTI, COP. . . . . . . . . . . . . . . . . .170
Clock Chain for ECT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .171
Clock Chain for MSCAN, SPI, ATD0, ATD1 and BDM. . . . . .172
Block Diagram of PWM Left-Aligned Output Channel . . . . . .182
Block Diagram of PWM Center-Aligned Output Channel . . . .183
PWM Clock Sources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184
Timer Block Diagram in Latch Mode. . . . . . . . . . . . . . . . . . . .199
Timer Block Diagram in Queue Mode. . . . . . . . . . . . . . . . . . .200
F
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
n
.
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