參數(shù)資料
型號: LPC47M14H-NC
廠商: SMSC Corporation
英文描述: FIBER-SAFE KIT SCA-FS9500
中文描述: 128引腳ENGANCED超級I / O與LPC接口和USB集線器控制器
文件頁數(shù): 89/205頁
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代理商: LPC47M14H-NC
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SMSC DS – LPC47M14X
Page 89
Rev. 03/19/2001
BIT 6 intrValue
Returns the value of the interrupt to determine possible conflicts.
BIT [5:3] Parallel Port IRQ (read-only)
to Table 45B
BITS [2:0] Parallel Port DMA (read-only)
to Table 45C
ECR (Extended Control Register)
ADDRESS OFFSET = 402H
Mode = all
This register controls the extended ECP parallel port functions.
BITS 7,6,5
These bits are Read/Write and select the Mode.
BIT 4 nErrIntrEn
Read/Write (Valid only in ECP Mode)
1:
Disables the interrupt generated on the asserting edge of nFault.
0:
Enables an interrupt pulse on the high to low edge of nFault. Note that an interrupt will be generated if nFault is
asserted (interrupting) and this bit is written from a 1 to a 0. This prevents interrupts from being lost in the time
between the read of the ecr and the write of the ecr.
BIT 3 dmaEn
Read/Write
1:
Enables DMA (DMA starts when serviceIntr is 0).
0:
Disables DMA unconditionally.
BIT 2 serviceIntr
Read/Write
1:
Disables DMA and all of the service interrupts.
0:
Enables one of the following 3 cases of interrupts. Once one of the 3 service interrupts has occurred serviceIntr bit
shall be set to a 1 by hardware. It must be reset to 0 to re-enable the interrupts. Writing this bit to a 1 will not cause
an interrupt.
case dmaEn=1:
During DMA (this bit is set to a 1 when terminal count is reached).
case dmaEn=0 direction=0:
This bit shall be set to 1 whenever there are writeIntrThreshold or more bytes free in the FIFO.
case dmaEn=0 direction=1:
This bit shall be set to 1 whenever there are readIntrThreshold or more valid bytes to be read from the FIFO.
BIT 1 full
Read only
1:
The FIFO cannot accept another byte or the FIFO is completely full.
0:
The FIFO has at least 1 free byte.
BIT 0 empty
Read only
1:
The FIFO is completely empty.
0:
The FIFO contains at least 1 byte of data.
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