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參數(shù)資料
| 型號(hào)： | LC4256V |
| 廠(chǎng)商： | Lattice Semiconductor Corporation |
| 英文描述： | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs |
| 中文描述： | 3.3V/2.5V/1.8V在系統(tǒng)可編程超快高密度PDLs |
| 文件頁(yè)數(shù)： | 25/91頁(yè) |
| 文件大?。?/td> | 851K |
| 代理商： | LC4256V |
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Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
25
ispMACH 4000Z External Switching Characteristics (Cont.)
Over Recommended Operating Conditions
Parameter
Description
1, 2, 3
-45
-5
-75
Units
Min.
Max.
Min.
Max.
Min.
Max.
t
PD
5-PT bypass combinatorial propagation delay
—
4.5
—
5.0
—
7.5
ns
t
PD_MC
20-PT combinatorial propagation delay
through macrocell
—
5.8
—
6.0
—
8.0
ns
t
S
GLB register setup time before clock
2.9
—
3.0
—
4.5
—
ns
t
ST
GLB register setup time before clock with T-
type register
3.1
—
3.2
—
4.7
—
ns
t
SIR
GLB register setup time before clock, input
register path
1.3
—
1.3
—
1.4
—
ns
t
SIRZ
GLB register setup time before clock with zeto
hold
2.6
—
2.6
—
2.7
—
ns
t
H
GLB register hold time after clock
0.0
—
0.0
—
0.0
—
ns
t
HT
GLB register hold time after clock with T-type
register
0.0
—
0.0
—
0.0
—
ns
t
HIR
GLB register hold time after clock, input regis-
ter path
1.3
—
1.3
—
1.3
—
ns
t
HIRZ
GLB register hold time after clock, input regis-
ter path with zero hold
0.0
—
0.0
—
0.0
—
ns
t
CO
t
R
t
RW
GLB register clock-to-output delay
—
3.8
—
4.2
—
4.5
ns
External reset pin to output delay
—
7.5
—
7.5
—
9.0
ns
External reset pulse duration
2.0
—
2.0
—
4.0
—
ns
t
PTOE/DIS
Input to output local product term output
enable/disable
—
8.2
—
8.5
—
9.0
ns
t
GPTOE/DIS
Input to output global product term output
enable/disable
—
10.0
—
10.0
—
10.5
ns
t
GOE/DIS
t
CW
Global OE input to output enable/disable
—
5.5
—
6.0
—
7.0
ns
Global clock width, high or low
1.8
—
2.0
—
3.3
—
ns
t
GW
Global gate width low (for low transparent) or
high (for high transparent)
1.8
—
2.0
—
3.3
—
ns
t
WIR
f
MAX
Input register clock width, high or low
1.8
—
2.0
—
3.3
—
ns
4
Clock frequency with internal feedback
200
—
200
—
168
—
MHz
t
MAX
(Ext.)
clock frequency with external feedback, [1 /
(t
S
+ t
CO
)]
1. Timing numbers are based on default LVCMOS 1.8 I/O buffers. Use timing adjusters provided to calculate other standards.
2. Measured using standard switching GRP loading of 1 and 1 output switching.
3. Pulse widths and clock widths less than minimum will cause unknown behavior.
4. Standard 16-bit counter using GRP feedback.
150
—
139
—
111
—
MHz
Timing v.2.2
相關(guān)PDF資料 |
PDF描述 |
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| LC4256x | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs |
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參數(shù)描述 |
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| LC4256V-10F256AI1 | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
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| LC4256V-10F256BI1 | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
| LC4256V-10FN256AI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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