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參數(shù)資料
| 型號： | KS57C0502 |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | MICROCONTROLLER |
| 中文描述： | 單片機(jī) |
| 文件頁數(shù)： | 187/282頁 |
| 文件大?。?/td> | 1966K |
| 代理商： | KS57C0502 |
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KS57C0502/C0504/P0504 MICROCONTROLLER
INTERRUPTS
7–7
INTERRUPT PRIORITY REGISTER (IPR)
The 4-bit interrupt priority register (IPR) is used to control multi-level interrupt handling. The IPR is mapped to
RAM address FB2H, and its reset value is logic zero. Before the IPR can be modified by 4-bit write instructions,
all interrupts must first be disabled by a DI instruction.
FB2H
IME
IPR.2
IPR.1
IPR.0
By manipulating the IPR settings, you can choose to process all interrupt requests with the same priority level,
or you can select one type of interrupt for high-priority processing. A low-priority interrupt can itself be interrupted
by a high-priority interrupt, but not by another low-priority interrupt. A high-priority interrupt cannot be interrupted
by any other interrupt source.
Interrupt
INTB
INT0
INT1
INTS
INTT0
Default Priority
1
2
3
4
5
The MSB of the IPR, the interrupt master enable flag (IME), enables and disables all interrupt processing.
Even if an interrupt request flag and its corresponding enable flag are set, a service routine cannot be executed
until the IME flag is set to logic one.
The IME flag is mapped to FB2H.3 and can be directly manipulated by EI and DI instructions, regardless of
the current enable memory bank (EMB) value.
Table 7–4. Interrupt Priority Register Settings
IPR.2
0
0
0
0
1
1
IPR.1
0
0
1
1
0
0
IPR.0
0
1
0
1
0
1
Result of IPR Bit Setting
Process all interrupt requests at low priority.
Process INTB interrupt only.
Process INT0 interrupts only.
Process INT1 interrupts only.
Process INTS interrupts only.
Process INTT0 interrupts only.
NOTE
:
When all interrupts are low priority (the lower three bits of the IPR register are logic zero), the interrupt generated
first will become high priority. Therefore, the first generated interrupt cannot be superceded by any other interrupt. If
two or more interrupt requests are received simultaneously, the priority level is determined according to the
standard interrupt priorities in Table 7.4 (e.g., the default priority assigned by hardware when the lower three IPR
bits = "0"). In this case, the higher-priority interrupt request is serviced and the other interrupt is inhibited. Then,
when the high-priority interrupt is returned from its service routine by an IRET instruction, the inhibited interrupt
service routine is started.
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