參數(shù)資料
型號： K4J52324QC-BC16
廠商： SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述： 512Mbit GDDR3 SDRAM
中文描述： 512MB的GDDR3 SDRAM的
文件頁數(shù)： 13/57頁
文件大小： 1246K
代理商： K4J52324QC-BC16
- 13 -
Rev 1.0 (Mar 2005)
512M GDDR3 SDRAM
K4J52324QC-B
CAS LATENCY (READ LATENCY)
The CAS latency is the delay, in clock cycles, between the registration of a READ command and the availability of the first bit of output
data. The latency can be set to 4~11 clocks. If a READ command is registered at clock edge
n
, and the latency is
m
clocks, the data will
be available nominally coincident with clock edge
n
+
m
. Below table indicates the operating frequencies at which each CAS latency set-
ting can be used. Reserved states should not be used as unknown operation or incompatibility with future versions may result.
CAS Latency
Allowable operating frequency (MHz
CL=10
CL=9
-
-
≤
700
-
≤
600
SPEED
-12
-14
-16
-20
CL=11
CL=8
CL=7
≤
800
-
-
-
-
-
-
-
≤
500
NOP
NOP
NOP
READ
T0
T5
T7
T7n
/CK
CK
COMMAND
T6
RDQS
DQ
CL = 7
NOP
NOP
NOP
READ
T0
T6
T8
T8n
/CK
CK
COMMAND
T7
RDQS
DQ
CL = 8
Burst Length = 4 in the cases shown
Shown with nominal t
AC
and nominal t
DSDQ
DON’T CARE
TRANSITIONING DATA
～
～
～～
～
～
～
～
～～
～
～
相關PDF資料
PDF描述
K4J52324QC-BC20 512Mbit GDDR3 SDRAM
K4J52324QC-BJ12 512Mbit GDDR3 SDRAM
K4J52324QC-BJ14 512Mbit GDDR3 SDRAM
K4M281633F 2M x 16Bit x 4 Banks Mobile SDRAM in 54FBGA
K4M281633F-C 2M x 16Bit x 4 Banks Mobile SDRAM in 54FBGA
相關代理商/技術參數(shù)
參數(shù)描述
K4J52324QC-BC20 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:512Mbit GDDR3 SDRAM
K4J52324QC-BJ12 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:512Mbit GDDR3 SDRAM
K4J52324QC-BJ14 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:512Mbit GDDR3 SDRAM
K4J52324QE-BC12000 制造商:Samsung Semiconductor 功能描述:
K4J52324QE-BC14000 制造商:Samsung Semiconductor 功能描述:
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