參數(shù)資料
型號： IXF6048
英文描述： Telecommunication IC
中文描述： 通信集成電路
文件頁數(shù)： 43/352頁
文件大?。?/td> 4545K
代理商： IXF6048
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51/155/622/2488 Mbit/s SONET/SDH Cell/Packet Interface
—
IXF6048
Datasheet
43
RXDATA[32]
RXDATA[33]
RXDATA[34]
RXDATA[35]
RXDATA[36]
RXDATA[37]
RXDATA[38]
RXDATA[39]
RXDATA[40]
RXDATA[41]
RXDATA[42]
RXDATA[43]
RXDATA[44]
RXDATA[45]
RXDATA[46]
RXDATA[47]
RXDATA[48]
RXDATA[49]
RXDATA[50]
RXDATA[51]
RXDATA[52]
RXDATA[53]
RXDATA[54]
RXDATA[55]
RXDATA[56]
RXDATA[57]
RXDATA[58]
RXDATA[59]
RXDATA[60]
RXDATA[61]
RXDATA[62]
RXDATA[63]
LVTTL
Output
4 mA
NOTE:
The 32 most significant bits of the receive UTOPIA data bus
(RXDATA[63:32]) can be located in two different sets of pins.
See
“
I/O Pin Equivalence on the Receive TTL Line Side
Interface
”
on page 81
and
“
TTL I/O Pin Equivalence on the
Receive OH/Alarm Extraction Ports
”
on page 84
.
When the 64-bit operation mode is selected (RcvUWidth = '11', register
R_UICNF), the RXDATA[63:32] bus can be located at one of two different
sets of pins:
If U64Mode (register GOCNF) is set to logic zero, then
RXDATA[63:32] uses the receive TTL line side interface pins. In this
configuration, the device can only use the PECL line side interface.
This configuration may be used in OC-48/OC-48c.
If U64Mode (register GOCNF) is set to logic one, then
RXDATA[63:32] uses the receive OH/Alarm extraction interface pins.
In this configuration, the device uses only section overhead
extraction. This configuration may be used in OC-12 and Quad OC-
12c modes.
RXCLK
E17
LVTTL
Input
Receive UTOPIA Clock
. This input clock provides timing for the IXF6048
receive system interface. RXCLK must cycle at a 104 MHz, or lower,
instantaneous rate.
Table 4. Pin Description (Sheet 29 of 65)
Pin Name
Pin
Type
Description
NOTE:
See notes
1
,
2
, and
3
at the end of the table.
相關(guān)PDF資料
PDF描述
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