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參數(shù)資料
| 型號(hào)： | IXF6048 |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁(yè)數(shù)： | 4/352頁(yè) |
| 文件大小： | 4545K |
| 代理商： | IXF6048 |
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Contents
4
Datasheet
4.5.1.1
4.5.1.2
Higher Order Path OverHead Access..................................................................137
4.5.2.1
Transmit Side: TPOH Serial Bus .........................................................137
4.5.2.2
Receive Side: RPOH Serial Bus..........................................................138
Section (Line) Alarms, APS and Ring Bus...........................................................139
4.5.3.1
Receive Side: RSAL Serial Bus...........................................................139
4.5.3.2
Transmit Side: TSAL Serial Bus ..........................................................142
Path Alarms and Ring Bus...................................................................................144
4.5.4.1
Receive Side: RPAL Serial Bus...........................................................144
4.5.4.2
Transmit Side: TPAL Serial Bus ..........................................................148
Dedicated Serial Accesses to DCC and Orderwires............................................150
4.5.5.1
D1 to D3 Data Communication Channel..............................................150
4.5.5.2
D4 to D12 Data Communication Channel............................................150
4.5.5.3
E1, E2, and F1 Section Orderwire Channel.........................................151
4.5.5.4
F2 and F3 Path Orderwire Channel.....................................................153
Transmit Side: TSOH Serial Bus .........................................................135
Receive Side: RSOH Serial Bus..........................................................136
4.5.2
4.5.3
4.5.4
4.5.5
5.0
ATM Cell Processor Functional Description
...........................................................................155
5.1
Receive ATM Cell Processing..........................................................................................156
5.1.1
HEC-Based Cell Delineation................................................................................156
5.1.1.1
HEC Verification and HEC-Based Cell Filtering...................................157
5.1.1.2
Idle/Unassigned Cell Filtering..............................................................158
5.1.1.3
Cell Payload Descrambling..................................................................158
5.1.1.4
GFC Processing...................................................................................158
5.1.1.5
Performance Monitoring Counters.......................................................158
5.1.1.6
Receive FIFO Control..........................................................................159
5.2
Transmit ATM Cell Processing.........................................................................................159
5.2.1
Transmit FIFO Control.........................................................................................159
5.2.2
Idle/Unassigned Cell Insertion.............................................................................159
5.2.3
HEC Generation/Insertion....................................................................................160
5.2.4
Cell Payload Scrambling......................................................................................160
5.2.5
GFC Processing ..................................................................................................160
5.2.6
Performance Monitoring Counters.......................................................................160
6.0
ATM-UTOPIA Interface Functional Description
......................................................................160
6.1
Data Bus Width and ATM Cell Data Structure..................................................................164
6.2
Mixed POS and ATM Configuration..................................................................................170
6.3
Receive ATM-UTOPIA Interface.......................................................................................170
6.3.1
Decode-Response Configuration.........................................................................170
6.3.2
Single-Device/Multiple-Device Configuration.......................................................171
6.3.3
Receive ATM-UTOPIA Interface Functional Timing Examples ...........................171
6.4
Transmit ATM-UTOPIA Interface......................................................................................172
6.4.1
Decode-Response Configuration.........................................................................172
6.4.2
Single-Device/Multiple-Device Configuration.......................................................173
6.4.3
Transmit ATM-UTOPIA Interface Functional Timing Examples ..........................173
6.5
ATM-UTOPIA Level 3/Level 2 Compatibility.....................................................................174
7.0
POS HDLC Controller Functional Description
........................................................................181
7.1
Receive HDLC Frame Processing....................................................................................182
7.1.1
SPE Descrambling...............................................................................................182
7.1.2
HDLC Frame Delineation.....................................................................................182
7.1.3
Frame Intrafilling Removal...................................................................................182
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