參數(shù)資料
型號： IXF6048
英文描述： Telecommunication IC
中文描述： 通信集成電路
文件頁數(shù)： 111/352頁
文件大?。?/td> 4545K
代理商： IXF6048
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51/155/622/2488 Mbit/s SONET/SDH Cell/Packet Interface
—
IXF6048
Datasheet
111
4.4
Detailed Functional Description Per Channel
4.4.1
Receiver Default Operation Per Channel
Figure 7
is a block diagram of the receive section of one SONET/SDH block of the IXF6048. The
detailed description below follows the data flow from left to right, describing the functionality and
configuration of each SONET/SDH receive framer block. Note that all status change alarms,
counter overflow alarms, and receive byte change alarms mentioned, can cause the INT output pin
to be activated if they are unmasked. Please refer to the register definition for location of alarms,
masks, and interrupts.
4.4.1.1
Line Interface Processing
A filter for the RLOCK (Receiver Loss Of Synchronization) alarm input is provided by the line
interface circuit (register R_RSTC). The filtering on the RLOCK can be integrated over 128 or
4096 bits for OC-1/3 and over 512 or 16384 bits for OC-12/OC-48. A RLOCK status change is
indicated in register S_RG. In addition, IXF6048 internally processes a configurable receiver Loss
Of Signal (LOS) detection based on data transition or all
’
0
’
s detection, configured via register
R_RSTC. LOS alarm is set when no transition (or all
’
0
’
s, if configured) occurs in the incoming
data for at least X
μ
s (X is configurable to 20 or 25
μ
s) and cleared if two consecutive framewords
are detected and there is no LOS condition between (see register R_RSTC).
For each of the four channels, the interface block accepts a serial format input at RSDI_P/Ni in
OC-1/3 mode or an 8-bit parallel input format at RPDI_i[7:0] in OC-1/3/12 mode (four channel
operation). For single OC-48 channel operation, the input data may be parallel with an 8- or 16-bit
wide bus input at RPDI_P/N[15:0] or a 32-bit wide bus input at RPDI[31:0]. No specific order on
the 8-bit, 16-bit, or 32-bit is required for the IXF6048 to operate. The parallel clock is input at
RPCI or RPCI_P/N, and the serial clock at RSCI_P/N.
The transmit clock is used for Blue clock reference:
An active LOCK or LOS can have two consequent actions that can be enabled or disabled (see
register R_RSTC):
Figure 7. SONET/SDH Receiver Blocks
Receive Line
Interface Side
Receive side SONET / SDH Framer Block of AMAZON-A
Pointer
Recovery
AU-4(c) /
AU-3(c)
Serial
Interface
Parallel
Interface
Framer
Regenerator
Section
receiver
Multiplexer section
receiver
Higher order path
Receiver
VC-4(c) / VC-3(c)
Orderwires
Serial
Interface
(Optional)
Clock
distribution
and
references
RSDI_P
RSDI_N
RLOCK
RSCI_P/N
RPDI_P/N[15:0]
RPCI_P/N
DCC
Serial
Interface
R
R
R
R
R
R
R
R
R
R
R
Blue Clock
RDATA[31:0]
R
Orderwire
Serial
Interface
(Optional)
DCC
Serial
Interface
RCEN
M
M
H
H
LINE FEBE
PATH FEBE
SOH &
Alarms Serial
Interface
(Optional)
R
R
R
R
Orderwires
Serial
Interface
(Optional)
R
R
R
R
POH &
Alarms
Serial
Interface
(Optional)
R
R
R
R
R
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