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參數(shù)資料
| 型號： | ISL98001CQZ-240 |
| 廠商： | Intersil |
| 文件頁數(shù)： | 29/31頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TRPL VIDEO DIGITIZER 128-MQFP |
| 標(biāo)準(zhǔn)包裝： | 66 |
| 類型： | 視頻數(shù)字轉(zhuǎn)換器 |
| 應(yīng)用： | 數(shù)字電視，顯示器，數(shù)字 KVM，圖形處理 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 128-MQFP（14x20） |
| 包裝： | 托盤 |
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7
FN6148.5
September 21, 2010
Programmable
Width and Polarity
Analog
Video In
P1
P2
P3
P4
P5
P6
P7
P8
P0
P9
HSOUT
8.5 DATACLK Pipeline Latency
P10
P11
P12
HSYNCIN
The HSYNC edge (programmable leading or trailing) that the DPLL is locked to.
The sampling phase setting determines its relative position to the rest of the AFE’s output signals
DATACLK
G0 (Yo)
G1 (Y1)G2 (Y2)
B0 (Uo)R1 (V1)B2 (U2)
GP[7:0]
RP[7:0]
BP[7:0]
tHSYNCin-to-HSout = 7.5ns + (PHASE/64 +8.5)*tPIXEL
FIGURE 4. 24-BIT 4:2:2 OUTPUT MODE (FOR YUV SIGNALS)
tHSYNCin-to-HSout = 7.5ns + (PHASE/64 +10.5)*tPIXEL
D1
D3
Programmable
Width and Polarity
Analog
Video In
P1
P2
P3
P4
P5
P6
P7
P8
P0
P9
D0
RP/GP/BP[7:0]
HSOUT
P10
P11
P12
D2
The HSYNC edge (programmable leading or trailing) that the DPLL is locked to.
The sampling phase setting determines its relative position to the rest of the AFE’s output signals
DATACLK
RS/GS/BS[7:0]
HSYNCIN
FIGURE 5. 48-BIT OUTPUT MODE
ISL98001
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