參數(shù)資料
型號: IDT5T9310NLI
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 時鐘及定時
英文描述: 2.5V LVDS 1:10 CLOCK BUFFER TERABUFFER II
中文描述: 5T SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC40
封裝: PLASTIC, QFN-40
文件頁數(shù): 1/12頁
文件大?。?/td> 90K
代理商: IDT5T9310NLI
INDUSTRIAL TEMPERATURE RANGE
IDT5T9310
2.5V LVDS 1:10 CLOCK BUFFER TERABUFFER II
1
GL
G1
PD
A1
A1
A2
G2
A2
SEL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q2
Q2
Q1
Q1
Q3
Q3
Q4
Q4
Q5
Q5
Q6
Q6
Q7
Q7
Q8
Q8
Q9
Q9
1
0
OUTPUT
CONTROL
Q10
Q10
MARCH 2004
IDT5T9310
INDUS T RIAL T E MPE RAT URE RANGE
2.5V LVDS 1:10
CLOCK BUFFER
TERABUFFER II
DESCRIPTION:
The IDT5T9310 2.5V differential clock buffer is a user-selectable differential
input to ten LVDS outputs. The fanout froma differential input to ten LVDS outputs
reduces loading on the preceding driver and provides an efficient clock
distribution network. The IDT5T9310 can act as a translator froma differential
HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V), CML, or LVDS input to
LVDS outputs. A single-ended 3.3V / 2.5V LVTTL input can also be used to
translate to LVDS outputs. The redundant input capability allows for an
asynchronous change-over froma primary clock source to a secondary clock
source. Selectable reference inputs are controlled by SEL.
The IDT5T9310 outputs can be asynchronously enabled/disabled. When
disabled, the outputs will drive to the value selected by the GL pin. Multiple power
and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2004 Integrated Device Technology, Inc.
DSC-6175/13
FEATURES:
Guaranteed Low Skew < 25ps (max)
Very low duty cycle distortion < 125ps (max)
High speed propagation delay < 1.75ns (max)
Up to 1GHz operation
Selectable inputs
Hot insertable and over-voltage tolerant inputs
3.3V / 2.5V LVTTL, HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V),
CML, or LVDS input interface
Selectable differential inputs to ten LVDS outputs
Power-down mode
2.5V V
DD
Available in VFQFPN package
FUNCTIONAL BLOCK DIAGRAM
APPLICATIONS:
Clock distribution
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參數(shù)描述
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