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參數(shù)資料
| 型號(hào)： | HY5DU56822BT-D |
| 廠商： | Hynix Semiconductor Inc. |
| 英文描述： | 256M-P DDR SDRAM |
| 中文描述： | 256M磷DDR SDRAM內(nèi)存 |
| 文件頁(yè)數(shù)： | 30/32頁(yè) |
| 文件大?。?/td> | 233K |
| 代理商： | HY5DU56822BT-D |
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Rev. 0.4 / Aug. 2003 30
HY5DU56422BT-D4/ D43
HY5DU56822BT-D4/ D43
14. DQS, DM and DQ input slew rate is specified to prevent double clocking of data and preserve setup and hold times. Signal
transitions through the DC region must be monotonic.
15. tDAL = (tDPL / tCK ) + (tRP / tCK ). For each of the terms above, if not already an integer, round to the next highest integer.
tCK is equal to the actual system clock cycle time.
Example: For DDR400(D4) at CL=3 and tCK = 5.0 ns,
tDAL = (15 ns / 5.0 ns) + (18 ns / 5.0 ns) = (3.00) + (3.6)
Round up each non-integer to the next highest integer: = (3) + (4), tDAL = 7 clocks
16. For the parts which do not has internal RAS lockout circuit, Active to Read with Auto precharge delay should be
tRAS - (BL/2) x tCK.
17. tHZ and tLZ transitions occur in the same access time windows as valid data trasitions. These parameters are not referenced
to a specific voltage level but specify when the device output is no longer driving (HZ), or begins driving (LZ).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HY5DU56422CT-D | 256M-P DDR SDRAM |
| HY5DU561622CT-D4 | 256M-P DDR SDRAM |
| HY5DU561622CT-D43 | 256M-P DDR SDRAM |
| HY5DU56422CT-D4 | 256M-P DDR SDRAM |
| HY5DU56422CT-D43 | 256M-P DDR SDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HY5DU56822BT-D4/D43 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:256M-P DDR SDRAM |
| HY5DU56822CT-D | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:256M-P DDR SDRAM |
| HY5DU56822CT-D4 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:256M-P DDR SDRAM |
| HY5DU56822CT-D43 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:256M-P DDR SDRAM |
| HY5DU56822DLT | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:256Mb DDR SDRAM |
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