參數(shù)資料
型號(hào)： HS1-80C86RH-Q
廠商： INTERSIL CORP
元件分類： 微控制器/微處理器
英文描述： Radiation Hardened 16-Bit CMOS Microprocessor
中文描述： 16-BIT, 5 MHz, MICROPROCESSOR, CDIP40
封裝： SIDE BRAZED, METAL SEALED, CERAMIC, DIP-40
文件頁數(shù)： 24/37頁
文件大小： 239K
代理商： HS1-80C86RH-Q
879
Spec Number
518055
HS-80C86RH
FIGURE 11. ASYNCHRONOUS SIGNAL RECOGNITION
FIGURE 12. BUS LOCK SIGNAL TIMING (MAXIMUM MODE
ONLY)
FIGURE 13. RESET TIMING
FIGURE 14. REQUEST/GRANT SEQUENCE TIMING (MAXIMUM MODE ONLY)
FIGURE 15. HOLD/HOLD ACKNOWLEDGE TIMING (MINIMUM MODE ONLY)
Waveforms
(Continued)
NMI
INTR
TEST
CLK
SIGNAL
TINVCH (SEE NOTE)
NOTE: Setup Requirements for
asynchronous signals only to
guarantee recognition at next CLK.
ANY CLK CYCLE
CLK
TCLAV
LOCK
TCLAV
ANY CLK CYCLE
VCC
CLK
RESET
≥
50
μ
s
≥
4 CLK CYCLES
TCLDX
TDVCL
CLK
TCLGH
RQ/GT
PREVIOUS GRANT
AD15-AD0
RD, LOCK
BHE/S7, A19/S6-A16/S3
S2, S1, S0
TCLCL
ANY
CLK
CYCLE
≥
0-CLK
CYCLES
PULSE 2
HS-80C86RH
GT
HS-80C86RH
TGVCH
TCHGX
TCLGL
TCLGH
PULSE 1
COPROCESSOR
RQ
TCLAZ
PULSE 3
COPROCESSOR
RELEASE
(SEE NOTE) TCHSV
TCHSZ
NOTE: The coprocessor may not drive the buses outside the region shown without risking contention.
CLK
HOLD
HLDA
AD15-AD0
BHE/S7, A19/S6-A16/S3
RD, WR, M/IO, DT/R, DEN
80C86
THVCH
THVCH
TCLHAV
≥
1CLK
CYCLE
1 OR 2
CYCLES
TCLAZ
COPROCESSOR
80C86
TCLHAV
TCHSZ
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PDF描述
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