參數(shù)資料
型號： HEF4044BP
廠商： NXP Semiconductors N.V.
元件分類： 通用總線功能
英文描述： Quad R-S latch with 3-state outputs
封裝： HEF4044BP<SOT38-4 (DIP16)|<<http://www.nxp.com/packages/SOT38-4.html<1<Always Pb-free,;HEF4044BT<SOT109-1 (SO16)|<<http://www.nxp.com/packages/SOT109-1.html<1<week
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代理商： HEF4044BP
HEF4044B_9
NXP B.V. 2009. All rights reserved.
Product data sheet
Rev. 09 — 15 December 2009
6 of 13
NXP Semiconductors
HEF4044B
Quad R/S latch with 3-state outputs
12. Waveforms
Table 8.
P
D
can be calculated from the formulas shown. V
SS
= 0 V; t
r
= t
f
≤
20 ns; T
amb
= 25
°
C.
Symbol
Parameter
V
DD
Typical formula for P
D
(
μ
W)
P
D
dynamic power
dissipation
10 V
P
D
= 5200
×
f
i
+
Σ
(f
o
×
C
L
)
×
V
DD2
15 V
P
D
= 12900
×
f
i
+
Σ
(f
o
×
C
L
)
×
V
DD2
Dynamic power dissipation P
D
where:
f
i
= input frequency in MHz,
f
o
= output frequency in MHz,
C
L
= output load capacitance in pF,
V
DD
= supply voltage in V,
Σ
(f
o
×
C
L
) = sum of the outputs.
5 V
P
D
= 1300
×
f
i
+
Σ
(f
o
×
C
L
)
×
V
DD2
Measurement points are given in
Table 9
.
Logic levels: V
OL
and V
OH
are typical output voltage levels that occur with the output load.
Set (nS) and reset (nR) inputs pulse width and propagation delay to latch output (nQ) and
output nQ transition time
Fig 4.
001aai543
output nQ
input nS
t
THL
t
TLH
V
OL
V
OH
V
M
V
M
V
M
V
I
0 V
t
r
t
f
t
W
t
W
90 %
10 %
input nR
V
I
0 V
10 %
90 %
t
PLH
t
PHL
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PDF描述
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