參數(shù)資料
型號： HEF4021BT
廠商： NXP Semiconductors N.V.
元件分類： 通用總線功能
英文描述： 8-bit static shift register
封裝： HEF4021BP<SOT38-4 (DIP16)|<<http://www.nxp.com/packages/SOT38-4.html<1<Always Pb-free,;HEF4021BT<SOT109-1 (SO16)|<<http://www.nxp.com/packages/SOT109-1.html<1<week
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代理商： HEF4021BT
HEF4021B
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Product data sheet
Rev. 7 — 10 October 2011
7 of 15
NXP Semiconductors
HEF4021B
8-bit static shift register
12. Waveforms
Table 8.
P
D
can be calculated from the formulas shown. V
SS
= 0 V; t
r
= t
f
20 ns; T
amb
= 25
C.
Symbol
Parameter
V
DD
Typical formula for P
D
(
W)
P
D
dynamic power
dissipation
10 V
P
D
= 4300
f
i
+
(f
o
C
L
)
V
DD2
15 V
P
D
= 12000
f
i
+
(f
o
C
L
)
V
DD2
Dynamic power dissipation P
D
where:
f
i
= input frequency in MHz,
f
o
= output frequency in MHz,
C
L
= output load capacitance in pF,
V
DD
= supply voltage in V,
(f
o
C
L
) = sum of the outputs.
5 V
P
D
= 900
f
i
+
(f
o
C
L
)
V
DD2
Fig 4.
Waveforms showing propagation delays for CP and PL inputs to Qn output and Qn transition times
Fig 5.
Waveforms showing minimum clock pulse width, set-up time, and hold time for CP and DS.
001aaj060
t
t
CP or PL INPUT
Qn OUTPUT
V
M
V
DD
V
SS
V
OH
V
OL
V
M
V
X
V
Y
t
t
t
PHL
t
PLH
001aae611
V
M
V
DD
V
SS
V
DD
V
SS
1 / f
clk(max)
V
M
CP INPUT
DS INPUT
t
su
t
h
t
W
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