參數(shù)資料
    型號: EP20K100TC144-3
    英文描述: Field Programmable Gate Array (FPGA)
    中文描述: 現(xiàn)場可編程門陣列(FPGA)
    文件頁數(shù): 108/114頁
    文件大小: 1623K
    代理商: EP20K100TC144-3
    Altera Corporation
    93
    APEX 20K Programmable Logic Device Family Data Sheet
    Tables 71 through 76 describe fMAX LE Timing Microparameters, fMAX
    ESB Timing Microparameters, fMAX Routing Delays, Minimum Pulse
    Width Timing Parameters, External Timing Parameters, and External
    Bidirectional Timing Parameters for EP20K160E APEX 20KE devices.
    Table 71. EP20K160E Fmax LE Timing Microparameters
    Symbol
    -1
    -2
    -3
    Unit
    Min
    Max
    Min
    Max
    Min
    Max
    tSU
    0.22
    0.24
    0.26
    ns
    tH
    0.22
    0.24
    0.26
    ns
    tCO
    0.25
    0.31
    0.35
    ns
    tLUT
    0.69
    0.88
    1.12
    ns
    Table 72. EP20K160E Fmax ESBTiming Microparameters
    Symbol
    -1
    -2
    -3
    Unit
    Min
    Max
    Min
    Max
    Min
    Max
    tESBARC
    1.65
    2.02
    2.11
    ns
    tESBSRC
    2.21
    2.70
    3.11
    ns
    tESBAWC
    3.04
    3.79
    4.42
    ns
    tESBSWC
    2.81
    3.56
    4.10
    ns
    tESBWASU
    0.54
    0.66
    0.73
    ns
    tESBWAH
    0.36
    0.45
    0.47
    ns
    tESBWDSU
    0.68
    0.81
    0.94
    ns
    tESBWDH
    0.36
    0.45
    0.47
    ns
    tESBRASU
    1.58
    1.87
    2.06
    ns
    tESBRAH
    0.00
    0.01
    ns
    tESBWESU
    1.41
    1.71
    2.00
    ns
    tESBDATASU
    -0.02
    -0.03
    0.09
    ns
    tESBWADDRSU
    0.14
    0.17
    0.35
    ns
    tESBRADDRSU
    0.21
    0.27
    0.43
    ns
    tESBDATACO1
    1.04
    1.30
    1.46
    ns
    tESBDATACO2
    2.15
    2.70
    3.16
    ns
    tESBDD
    2.69
    3.35
    3.97
    ns
    tPD
    1.55
    1.93
    2.29
    ns
    tPTERMSU
    1.01
    1.23
    1.52
    ns
    tPTERMCO
    1.06
    1.32
    1.04
    ns
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