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參數(shù)資料
| 型號(hào)： | EP1S25 |
| 廠商： | Altera Corporation |
| 英文描述： | Replaced by PTN78060W : |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊(cè) |
| 文件頁(yè)數(shù)： | 279/290頁(yè) |
| 文件大小： | 3559K |
| 代理商： | EP1S25 |
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Altera Corporation
July 2005
4–99
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
t
LSKEW
Clock skew between two external
clock outputs driven by the same
counter
±50
ps
t
SKEW
Clock skew between two external
clock outputs driven by the different
counters with the same settings
±75
ps
f
SS
Spread spectrum modulation
frequency
30
150
kHz
%
spread
Percentage spread for spread
spectrum frequency
(10)
0.5
0.6
%
t
ARESET
Minimum pulse width on
areset
signal
10
ns
Notes to
Tables 4–127
through
4–130
:
(1)
The minimum input clock frequency to the PFD (f
IN
/
N
) must be at least 3 MHz for Stratix device enhanced PLLs.
(2)
Use this equation (f
OUT
= f
IN
*
ml
(
n
× post-scale counter)) in conjunction with the specified f
INPFD
and f
VCO
ranges
to determine the allowed PLL settings.
(3)
See
“Maximum Input & Output Clock Rates” on page 4–76
.
(4)
t
FCOMP
can also equal 50
%
of the input clock period multiplied by the pre-scale divider
n
(whichever is less).
(5)
This parameter is timing analyzed by the Quartus II software because the
scanclk
and
scandata
ports can be
driven by the logic array.
(6)
Actual jitter performance may vary based on the system configuration.
(7)
Total required time to reconfigure and lock is equal to t
DLOCK
+ t
CONFIG
. If only post-scale counters and delays are
changed, then t
DLOCK
is equal to 0.
(8)
When using the spread-spectrum feature, the minimum VCO frequency is 500 MHz. The maximum VCO
frequency is determined by the speed grade selected.
(9)
Lock time is a function of PLL configuration and may be significantly faster depending on bandwidth settings or
feedback counter change increment.
(10) Exact, user-controllable value depends on the PLL settings.
(11) The LOCK circuit on Stratix PLLs does not work for industrial devices below -20C unless the PFD frequency > 200
MHz. See the
Stratix FPGA Errata Sheet
for more information on the PLL.
Table 4–130. Enhanced PLL Specifications for -8 Speed Grade (Part 3 of 3)
Symbol
Parameter
Min
Typ
Max
Unit
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1S30 | Stratix Device Family Data Sheet |
| EP1S80 | Replaced by PTN78060W,PTN78060H : |
| EP1S10 | Stratix Device Family Data Sheet |
| EP1S10B1508C5ES | Stratix Device Family Data Sheet |
| EP1S60F1508C5ES | CONNECTOR ACCESSORY |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S25B1508C5ES | 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C6ES | 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C7ES | 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508I5ES | 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508I6ES | 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:Stratix Device Family Data Sheet |
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