參數(shù)資料
型號： EP1S25
廠商： Altera Corporation
英文描述： Replaced by PTN78060W :
中文描述： Stratix系列器件數(shù)據(jù)手冊
文件頁數(shù)： 214/290頁
文件大小： 3559K
代理商： EP1S25
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4–34
Stratix Device Handbook, Volume 1
Altera Corporation
July 2005
Timing Model
Table 4–52
shows the external I/O timing parameters when using fast
regional clock networks.
Table 4–53
shows the external I/O timing parameters when using
regional clock networks.
Table 4–52. Stratix Fast Regional Clock External I/O Timing Parameters
Notes (1)
,
(2)
Symbol
Parameter
t
INSU
Setup time for input or bidirectional pin using IOE input register with
fast regional clock fed by
FCLK
pin
t
INH
Hold time for input or bidirectional pin using IOE input register with
fast regional clock fed by
FCLK
pin
t
OUTCO
Clock-to-output delay output or bidirectional pin using IOE output
register with fast regional clock fed by
FCLK
pin
t
XZ
Synchronous IOE output enable register to output pin disable delay
using fast regional clock fed by
FCLK
pin
t
ZX
Synchronous IOE output enable register to output pin enable delay
using fast regional clock fed by
FCLK
pin
Notes to
Table 4–52
:
(1)
These timing parameters are sample-tested only.
(2)
These timing parameters are for column and row IOE pins. You should use the
Quartus II software to verify the external timing for any pin.
Table 4–53. Stratix Regional Clock External I/O Timing Parameters (Part 1
of 2)
Notes (1)
,
(2)
Symbol
Parameter
t
INSU
Setup time for input or bidirectional pin using IOE input register with
regional clock fed by
CLK
pin
t
INH
Hold time for input or bidirectional pin using IOE input register with
regional clock fed by
CLK
pin
t
OUTCO
Clock-to-output delay output or bidirectional pin using IOE output
register with regional clock fed by
CLK
pin
t
INSUPLL
Setup time for input or bidirectional pin using IOE input register with
regional clock fed by Enhanced PLL with default phase setting
t
INHPLL
Hold time for input or bidirectional pin using IOE input register with
regional clock fed by Enhanced PLL with default phase setting
t
OUTCOPLL
Clock-to-output delay output or bidirectional pin using IOE output
register with regional clock Enhanced PLL with default phase setting
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PDF描述
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