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參數資料
| 型號： | CY7C342-40GC |
| 英文描述： | UV-Erasable/OTP Complex PLD |
| 中文描述： | UV-Erasable/OTP復雜可編程邏輯器件 |
| 文件頁數： | 8/12頁 |
| 文件大?。?/td> | 858K |
| 代理商： | CY7C342-40GC |
相關PDF資料 |
PDF描述 |
|---|---|
| CY7C342-40GI | UV-Erasable/OTP Complex PLD |
| CY7C342-40HC | UV-Erasable/OTP Complex PLD |
| CY7C342-40HI | UV-Erasable/OTP Complex PLD |
| CY7C342-40HMB | UV-Erasable/OTP Complex PLD |
| CY7C342-40JC | UV-Erasable/OTP Complex PLD |
相關代理商/技術參數 |
參數描述 |
|---|---|
| CY7C342B-15HMB | 制造商:Cypress Semiconductor 功能描述:128-MACROCELL MAX EPLD |
| cy7c342b-15jc | 制造商:Cypress Semiconductor 功能描述:CPLD MAX? Family 2.5K Gates 128 Macro Cells 83.3MHz 0.65um Technology 5V 68-Pin PLCC |
| CY7C342B-20HMB | 制造商:Cypress Semiconductor 功能描述:CPLD MAX? Family 128 Macro Cells 33.3MHz 0.8um (CMOS) Technology 5V |
| CY7C342B-25HC | 制造商:Cypress Semiconductor 功能描述:CPLD MAX? Family 2.5K Gates 128 Macro Cells 50MHz 0.65um Technology 5V 68-Pin Windowed LCC |
| CY7C342B-25HMB | 制造商:Cypress Semiconductor 功能描述:CPLD MAX? Family 128 Macro Cells 33.3MHz 0.8um (CMOS) Technology 5V |
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