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參數(shù)資料
| 型號(hào)： | CY7C1303BV25 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 18-Mbit Burst of 2 Pipelined SRAM with QDR Architecture(18Mbit，Burst of 2，QDR結(jié)構(gòu)，流水線SRAM) |
| 中文描述： | 18兆位的2四年防務(wù)審查架構(gòu)（18Mbit，2突發(fā)流水線SRAM的突發(fā)，國(guó)防評(píng)估報(bào)告結(jié)構(gòu)，流水線的SRAM） |
| 文件頁(yè)數(shù)： | 10/19頁(yè) |
| 文件大小： | 821K |
| 代理商： | CY7C1303BV25 |
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CY7C1306BV25
CY7C1303BV25
Document #: 38-05627 Rev. *A
Page 10 of 19
TAP Controller State Diagram
[9]
Note:
9. The 0/1 next to each state represents the value at TMS at the rising edge of TCK.
TEST-LOGIC
RESET
TEST-LOGIC/
IDLE
SELECT
DR-SCAN
CAPTURE-DR
SHIFT-DR
EXIT1-DR
PAUSE-DR
EXIT2-DR
UPDATE-DR
SELECT
IR-SCAN
CAPTURE-DR
SHIFT-IR
EXIT1-IR
PAUSE-IR
EXIT2-IR
UPDATE-IR
1
0
1
1
0
1
0
1
0
0
0
1
1
1
0
1
0
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PDF描述 |
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