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參數(shù)資料
| 型號(hào)： | CY7C0830AV |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | FLEx18 3.3V 64K/128K x 36 and 128K/256K x 18 Synchronous Dual-Port RAM(FLEx18 3.3V 64K/128K x 36和128K/256K x 18同步雙端口RAM) |
| 中文描述： | FLEx18 3.3 64K/128K × 36和128K/256K × 18同步雙口RAM（FLEx18 3.3 64K/128K × 36和128K/256K × 18同步雙端口RAM）的 |
| 文件頁(yè)數(shù)： | 20/28頁(yè) |
| 文件大?。?/td> | 775K |
| 代理商： | CY7C0830AV |
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CY7C0837AV
CY7C0830AV/CY7C0831AV
CY7C0832AV/CY7C0833AV
Document #: 38-06059 Rev. *Q
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Counter Reset
[39, 40]
Notes:
39.CE
= BE0 – BE1 = LOW; CE
= MRST = CNT/MSK = HIGH.
40.No dead cycle exists during counter reset. A Read or Write cycle may be coincidental with the counter reset.
41.Retransmit happens if the counter remains in increment mode after it wraps to initially loaded value.
Switching Waveforms
(continued)
CLK
ADDRESS
INTERNAL
ADDRESS
CNTEN
ADS
DATA
IN
CNTRST
R/W
DATA
OUT
A
n
A
m
A
p
A
x
0
1
A
n
A
m
A
p
Q
1
Q
n
Q
0
D
0
t
CH2
t
CL2
t
CYC2
t
SA
t
HA
t
SW
t
HW
t
SRST
t
HRST
t
SD
t
HD
t
CD2
t
CD2
t
CKLZ
[41]
RESET
ADDRESS 0
COUNTER
WRITE
READ
ADDRESS 0
ADDRESS 1
READ
READ
ADDRESS A
n
ADDRESS A
m
READ
相關(guān)PDF資料 |
PDF描述 |
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