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參數(shù)資料
| 型號(hào)： | CY3950V484-125BGI |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | CPLDs at FPGA Densities |
| 中文描述： | CPLD器件在FPGA的密度 |
| 文件頁(yè)數(shù)： | 16/86頁(yè) |
| 文件大?。?/td> | 1212K |
| 代理商： | CY3950V484-125BGI |
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Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *H
Page 23 of 86
SSTL2 I
–0.02
0.4
0
2.0
0.9
0.5
0.6
SSTL2 II
–0.22
0.2
0
2.0
0.9
0.5
0.6
HSTL I
0.94
0.9
0.5
2.0
0.5
0.3
HSTL II
0.79
0.8
0.5
2.0
0.5
0.3
HSTL III
0.77
0.5
0.1
2.0
0.5
0.3
HSTL IV
0.44
0.6
0
2.0
0.5
0.3
I/O Standard
Output Delay Adjustments
Input Delay Adjustments
Fast Slew Rate
Slow Slew Rate
(additional delay to fast slew rate)
tIOD
tEA
tER
tIODSLOW
tEASLOW
tERSLOW
tIOIN
tCKIN
tIOREGPIN
Cluster Memory Timing Parameter Values Over the Operating Range
Parameter
233
200
181
125
83
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Asynchronous Mode Parameters
tCLMAA
10.2
11
12
17
20
ns
tCLMPWE
5.5
6
6.5
10
12
ns
tCLMSA
1.8
2.0
2.2
3.2
4.0
ns
tCLMHA
0.9
1.0
1.1
1.8
2.0
ns
tCLMSD
5.5
6.0
6.5
10
12
ns
tCLMHD
0.4
0.5
0.6
0.9
1.0
ns
Synchronous Mode Parameters
tCLMCYC1
9.5
10
10.5
15
20
ns
tCLMCYC2
5.0
5.5
8.0
10.0
ns
tCLMS
2.8
3.0
3.8
4.0
5.0
ns
tCLMH
00
0
ns
tCLMDV1
10
11
12
17
20
ns
tCLMDV2
7.0
7.5
8.0
10
15
ns
tCLMMACS1
7.7
8.0
8.5
12
15
ns
tCLMMACS2
4.5
5.0
5.5
8.0
10
ns
tMACCLMS1
3.6
4.0
4.4
6.6
8.0
ns
tMACCLMS2
6.0
6.5
7.0
10
12
ns
Internal Parameters
tCLMCLAA
66
6.5
10
12
ns
Channel Memory Timing Parameter Values Over the Operating Range
Parameter
233
200
181
125
83
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Dual-Port Asynchronous Mode Parameters
tCHMAA
10
11
12
17
20
ns
tCHMPWE
5.5
6.0
6.5
10
12
ns
tCHMSA
1.8
2.0
2.2
3.2
4.0
ns
tCHMHA
0.9
1.0
1.1
1.8
2.0
ns
tCHMSD
5.5
6.0
6.5
10
12
ns
tCHMHD
0.4
0.5
0.6
0.9
1.0
ns
tCHMBA
8.5
9.0
10.0
14.0
16.0
ns
相關(guān)PDF資料 |
PDF描述 |
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