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參數(shù)資料
| 型號： | CY3687 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | MoBL-USB⑩ FX2LP18 USB Microcontroller |
| 中文描述： | 的MoBL - USB FX2LP18的USB微控制器⑩ |
| 文件頁數(shù)： | 25/39頁 |
| 文件大小： | 453K |
| 代理商： | CY3687 |
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CY7C68053
Document # 001-06120 Rev *H
Page 25 of 39
9. AC Electrical Characteristics
9.1 USB Transceiver
USB 2.0-compliant in full- and high-speed modes.
9.2 GPIF Synchronous Signals
8
Table 11.GPIF Synchronous Signals Parameters with Externally Sourced IFCLK
[18]
DATA(output)
t
XGD
IFCLK
RDY
X
DATA(input)
valid
t
SRY
t
RYH
t
IFCLK
t
SGD
CTL
X
t
XCTL
t
DAH
N
N+1
GPIFADR[8:0]
t
SGA
Figure 8. GPIF Synchronous Signals Timing Diagram
[17]
Table 10.GPIF Synchronous Signals Parameters with Internally Sourced IFCLK
[17,18]
Parameter
t
IFCLK
t
SRY
t
RYH
t
SGD
t
DAH
t
XGD
t
XCTL
Description
Min.
20.83
8.9
0
9.2
0
Max.
Unit
ns
ns
ns
ns
ns
ns
ns
IFCLK period
RDY
X
to clock setup time
Clock to RDY
X
GPIF data to clock setup time
GPIF data hold time
Clock to GPIF data output propagation delay
Clock to CTL
X
output propagation delay
11
6.7
Notes
17.Dashed lines denote signals with programmable polarity.
18.GPIF asynchronous RDY
signals have a minimum setup time of 50 ns when using internal 48 MHz IFCLK.
19.IFCLK must not exceed 48 MHz.
Parameter
t
IFCLK
t
SRY
t
RYH
t
SGD
t
DAH
t
XGD
t
XCTL
Description
Min.
20.83
2.9
3.7
3.2
4.5
Max.
200
Unit
ns
ns
ns
ns
ns
ns
ns
IFCLK period
[19]
RDY
X
to clock setup time
Clock to RDY
X
GPIF data to clock setup time
GPIF data hold time
Clock to GPIF data output propagation delay
Clock to CTL
X
output propagation delay
15
13.06
[+] Feedback
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