參數(shù)資料
型號： ADSP-BF535PKB-350
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： Blackfin Embedded Processor
中文描述： 32-BIT, 40 MHz, OTHER DSP, PBGA260
封裝： PLASTIC, MS-034AAG-1, BGA-260
文件頁數(shù)： 30/44頁
文件大?。?/td> 1388K
代理商： ADSP-BF535PKB-350
ADSP-BF535
–30–
REV. A
Serial Ports
Table 17
through
Table 22
and
Figure 14
describe Serial Port
timing.
Table 17. Serial Ports—External Clock
Parameter
Timing Requirements
t
SFSE
t
HFSE
t
SDRE
t
HDRE
t
SCLKWE
t
SCLKE
Min
Max
Unit
TFS/RFS Setup Before TCLK/RCLK
1
TFS/RFS Hold After TCLK/RCLK
1
Receive Data Setup Before RCLK
1
Receive Data Hold Before RCLK
1
TCLK/RCLK Width
TCLK/RCLK Period
3.0
3.0
3.0
3.0
(0.5
2
ns
ns
ns
ns
ns
ns
t
SCLKE
) – 1
t
SCLK
1
Referenced to sample edge.
Table 18. Serial Ports—Internal Clock
Parameter
Timing Requirements
t
SFSI
t
HFSI
t
SDRI
t
HDRI
Min
Max
Unit
TFS/RFS Setup Before TCLK/RCLK
1
TFS/RFS Hold After TCLK/RCLK
1
Receive Data Setup Before RCLK
1
Receive Data Hold Before RCLK
1
7.0
2.0
7.0
4.0
ns
ns
ns
ns
1
Referenced to sample edge.
Table 19. Serial Ports—External or Internal Clock
Parameter
Switching Characteristics
t
DFSE
t
HOFSE
Min
Max
Unit
RFS Delay After RCLK (Internally Generated RFS)
1
RFS Hold After RCLK (Internally Generated RFS)
1
10.0
ns
ns
3.0
1
Referenced to drive edge.
Table 20. Serial Ports—External Clock
Parameter
Switching Characteristics
t
DFSE
t
HOFSE
t
DDTE
t
HDTE
Min
Max
Unit
TFS Delay After TCLK (Internally Generated TFS)
1
TFS Hold After TCLK (Internally Generated TFS)
1
Transmit Data Delay After TCLK
1
Transmit Data Hold After TCLK
1
10.0
ns
ns
ns
ns
3.0
10.0
3.0
1
Referenced to drive edge.
Table 21. Serial Ports—Internal Clock
Parameter
Switching Characteristics
t
DFSI
t
HOFSI
t
DDTI
t
HDTI
t
SCLKWI
Min
Max
Unit
TFS Delay After TCLK (Internally Generated TFS)
1
TFS Hold After TCLK (Internally Generated TFS)
1
Transmit Data Delay After TCLK
1
Transmit Data Hold After TCLK
1
TCLK/RCLK Width
6.0
ns
ns
ns
ns
ns
0.0
8.0
0.0
0.5
t
SCLK
1
Referenced to drive edge.
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