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參數(shù)資料
| 型號： | ADSP-21363KBC-1AA |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | SHARC Processor |
| 中文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PBGA136 |
| 封裝： | MO-205AE, CSBGA-136 |
| 文件頁數(shù)： | 28/52頁 |
| 文件大?。?/td> | 1320K |
| 代理商： | ADSP-21363KBC-1AA |
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Rev. A
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December 2006
ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Table 23. 16-Bit Memory Read Cycle
Parameter
Timing Requirements
t
DRS
t
DRH
Min
Max
Unit
AD15–0 Data Setup Before RD High
AD15–0 Data Hold After RD High
3.3
0
ns
ns
Switching Characteristics
t
ALEW
t
ADAS
1
t
ALERW
t
RRH
2
t
RWALE
t
RDDRV
t
ADAH
1
t
ALEHZ
1
t
RW
D = (data cycle duration = the value set by the PPDUR Bits (5–1) in the PPCTL register)
×
t
PCLK
H = t
PCLK
(if a hold cycle is specified, else H = 0)
F = 7
×
t
PCLK
(if FLASH_MODE is set, else F = 0)
t
PCLK
= (peripheral) clock period = 2
×
t
CCLK
ALE Pulse Width
AD15–0 Address Setup Before ALE Deasserted
ALE Deasserted to Read Asserted
Delay Between RD Rising Edge to Next Falling Edge
Read Deasserted to ALE Asserted
ALE Address Drive After Read High
AD15–0 Address Hold After ALE Deasserted
ALE Deasserted to Address/Data15–0 in High Z
RD Pulse Width
2 × t
PCLK
– 2.0
t
PCLK
– 2.5
2 × t
PCLK
– 3.8
H + t
PCLK
– 1.4
F + H + 0.5
F + H + t
PCLK
– 2.3
t
PCLK
– 2.3
t
PCLK
D – 2.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
PCLK
+ 3.0
1
On reset, ALE is an active high cycle. However, it can be configured by software to be active low.
2
This parameter is only available when in EMPP = 0 mode.
Figure 19. Read Cycle for 16-Bit Memory Timing
AD15
-
0
WR
t
DRS
t
DRH
t
ALEHZ
t
ADAH
t
ADAS
VALID ADDRESS
VALID DATA
VALID DATA
t
ALEW
t
RW
t
ALERW
t
RRH
ALE
RD
t
RWALE
t
RDDRV
VALID
ADDRESS
NOTE: FOR 16-BIT MEMORY READS, WHEN EMPP
WHEN EMPP = 0, MULTIPLE
RD
PULSES OCCUR BETWEEN ALE CYCLES. FOR COMPLETE INFORMATION,
SEE THE ADSP-2136X SHARC PROCESSOR HARDWARE REFERENCE.
0, ONLY ONE
RD
PULSE OCCURS BETWEEN ALE CYCLES.
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21363KBCZ-1AA | SHARC Processor |
| ADSP-2141L | Cap-Free, NMOS, 150mA Low Dropout Regulator with Reverse Current Protection |
| ADSP-2141LKS-E1 | DSP |
| ADSP-2141LKS-N1 | DSP |
| ADSP-2187L | DSP（Digital Signal Processing）Microcomputer(數(shù)字信號處理控制器) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ADSP-21363KBCZ-1AA | 功能描述:IC DSP 32BIT 333MHZ 136-CSPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| ADSP-21363KSWZ-1AA | 功能描述:IC DSP 32BIT 333MHZ EPAD 144LQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:SHARC® 標準包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點 接口:I²C，McASP，McBSP 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應商設備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
| ADSP-21363SBBC-ENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21363SBBCZENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21363SBSQ-ENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
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