參數(shù)資料
型號： ADSP-21362WBBCZ-1A
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： SHARC Processor
中文描述： 16-BIT, 55.55 MHz, OTHER DSP, PBGA136
封裝： MO-205AE, BGA-136
文件頁數(shù)： 41/52頁
文件大?。?/td> 1320K
代理商： ADSP-21362WBBCZ-1A
ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Rev. A
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December 2006
SPI Interface—Master
The ADSP-2136x contains two SPI ports. The primary has dedi-
cated pins and the secondary is available through the DAI. The
timing provided in
Table 38
and
Table 39
applies to both.
Table 38. SPI Interface Protocol—Master Switching and Timing Specifications
Parameter
Timing Requirements
t
SSPIDM
t
SSPIDM
Min
Max
Unit
Data Input Valid to SPICLK Edge (Data Input Setup Time)
Data Input Valid to SPICLK Edge (Data Input Setup Time)
(SPI2)
SPICLK Last Sampling Edge to Data
Input Not Valid
Switching Characteristics
t
SPICLKM
Serial Clock Cycle
t
SPICHM
Serial Clock High Period
t
SPICLM
Serial Clock Low Period
t
DDSPIDM
SPICLK Edge to Data Out Valid
(Data Out Delay Time)
t
DDSPIDM
SPICLK Edge to Data Out Valid
(Data Out Delay Time) (SPI2)
t
HDSPIDM
SPICLK Edge to Data Out Not Valid
(Data Out Hold Time)
t
SDSCIM
FLAG3–0IN (SPI Device Select) Low to First SPICLK Edge
t
SDSCIM
FLAG3–0IN (SPI Device Select) Low to First SPICLK Edge (SPI2) 4 × t
PCLK
– 2.5
t
HDSM
Last SPICLK Edge to FLAG3–0IN High
t
SPITDM
Sequential Transfer Delay
5.2
8.2
ns
ns
t
HSPIDM
2
ns
8 × t
PCLK
– 2
4 × t
PCLK
– 2
4 × t
PCLK
– 2
ns
ns
ns
ns
3.0
8.0
ns
2
ns
4 × t
PCLK
– 2.5
ns
ns
ns
ns
4 × t
PCLK
– 2
4 × t
PCLK
– 1
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PDF描述
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