參數(shù)資料
型號(hào)： ADSP-21362KBC-1AA
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： SHARC Processor
中文描述： 16-BIT, 55.55 MHz, OTHER DSP, PBGA136
封裝： MO-205AE, BGA-136
文件頁(yè)數(shù)： 40/52頁(yè)
文件大?。?/td> 1320K
代理商： ADSP-21362KBC-1AA
Rev. A
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December 2006
ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
SPDIF Receiver
The following section describes timing as it relates to the SPDIF
receiver. This feature is not available on the
ADSP-21363 models.
Internal Digital PLL Mode
In the internal digital phase-locked loop mode the internal PLL
(digital PLL) generates the 512 × FS clock.
Table 37. SPDIF Receiver Output Timing (Internal Digital PLL Mode)
Parameter
Switching Characteristics
t
DFSI
t
HOFSI
t
DDTI
t
HDTI
t
SCLKIW
1
t
CCLK
Min
Max
Unit
LRCLK Delay After SCLK
LRCLK Hold After SCLK
Transmit Data Delay After SCLK
Transmit Data Hold After SCLK
Transmit SCLK Width
Core Clock Period
5
ns
ns
ns
ns
ns
ns
–2
5
–2
38
5
1
SCLK frequency is 64 × FS where FS = the frequency of LRCLK.
Figure 33. SPDIF Receiver Internal Digital PLL Mode Timing
DRIVE EDGE
SAMPLE EDGE
DAI_P20
-
1
(SCLK)
DAI_P20
-
1
(FS)
DAI_P20
-
1
(DATA CHANNEL A/B)
t
SCLKIW
t
DFSI
t
DDTI
t
HOFSI
t
HDTI
相關(guān)PDF資料
PDF描述
ADSP-21362KBCZ-1AA SHARC Processor
ADSP-21362WBBCZ-1A SHARC Processor
ADSP-21363BBC-1AA SHARC Processor
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ADSP-21363KBC-1AA SHARC Processor
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參數(shù)描述
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ADSP-21363 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor
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