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參數(shù)資料
| 型號： | AD805 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Data Retiming Phase-Locked Loop(重定時PLL) |
| 中文描述： | 數(shù)據定時鎖相環(huán)（重定時鎖相環(huán)） |
| 文件頁數(shù)： | 5/12頁 |
| 文件大?。?/td> | 388K |
| 代理商： | AD805 |
AD805
–5–
REV. 0
POWER
SPLITTER
+
+
+
–
POWER
COMBINER
POWER
COMBINER
DIFFERENTIAL
SIGNAL
SOURCE
CIRCUIT
UNDER
TEST
DATAIN
DATAIN
0.47
μ
F
0.47
μ
F
50
50
75
180
1.0
μ
F
FILTER
NOISE
SOURCE
GND
–5.2 V
∑
∑
Figure 2. Bit Error Rate vs. Signal-to-Noise Ratio Test:
Block Diagram
0
–10
–20
1
10
1000
100
–15
–5
JITTER FREQUENCY – kHz
J
1.3 UI
INPUT
JITTER
0.3 UI
INPUT JITTER
TYPE A
MASK
INPUT
JITTER
CCITT TYPE B
MASK
Figure 3. Jitter Transfer – Bandwidth
–1
–5
1
10
–3
JITTER FREQUENCY – kHz
J
1.3 UI
INPUT JITTER
0.3 UI
INPUT JITTER
CCITT
TYPE A MASK
INPUT JITTER
Figure 4. Jitter Transfer – Peaking
100
1
0.1
1
1000
100
10
0.1
10
FREQUENCY – kHz
J
CCITT TYPE A MASK
Figure 5. Jitter Tolerance
E-1
E-2
E-15
8
9
21
20
19
18
17
16
15
14
13
11
10
12
3
4
5
6
8
10
12
5E-2
3E-2
2E-2
5E-3
3E-3
2E-3
5E-4
3E-4
2E-4
22 23 24
S/N – dB
80mV
ECL
20mV
B
Figure 6. Bit Error Rate vs. Signal-to-Noise Ratio
0
400
1.5
0.5
–200
1.0
2.0
200
0
I
OUT
–
m
A
V
CC
– V
OH
V
OL
– V
EE
V
I
OUT
V
CC
V
EE
= –5.2V
AD805
Figure 7. VCXO Control Voltage vs. Load
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PDF描述 |
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