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參數(shù)資料
| 型號： | R4F2116BG20V |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA176 |
| 封裝： | 13 X 13 MM, 0.80 MM PITCH, PLASTIC, LFBGA-176 |
| 文件頁數(shù)： | 463/842頁 |
| 文件大?。?/td> | 5188K |
| 代理商： | R4F2116BG20V |
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Section 14 I2C Bus Interface (IIC)
Rev. 1.00 Mar. 02, 2006 Page 475 of 798
REJ09B0255-0100
B. Set receive mode (TRS = 0) before the next start condition is input in slave mode.
Complete transmit operation by the procedure shown in figure 14.23, in order to switch
from slave transmit mode to slave receive mode.
15. Note on Arbitration Lost in Master Mode
The I
2C bus interface recognizes the data in transmit/receive frame as an address when
arbitration is lost in master mode and a transition to slave receive mode is automatically
carried out.
When arbitration is lost not in the first frame but in the second frame or subsequent frame,
transmit/receive data that is not an address is compared with the value set in the SAR or SARX
register as an address. If the receive data matches with the address in the SAR or SARX
register, the I
2C bus interface erroneously recognizes that the address call has occurred. (See
figure 14.35.)
In multi-master mode, a bus conflict could happen. When the I
2C bus interface is operated in
master mode, check the state of the AL bit in the ICSR register every time after one frame of
data has been transmitted or received.
When arbitration is lost during transmitting the second frame or subsequent frame, take
avoidance measures.
SA
SLA
R/
W
SA
SLA
R/
W
A
DATA2
SA
SLA
R/
W
A
SLA
R/
W
A
DATA3
A
DATA4
DATA1
I2C bus interface
(Master transmit mode)
Transmit data match
Transmit timing match
Receive address is ignored
Automatically transferred to slave
receive mode
Receive data is recognized as an
address
When the receive data matches to
the address set in the SAR or SARX
register, the I2C bus interface operates
as a slave device.
Arbitration is lost
The AL flag in ICSR is set to 1
Transmit data does not match
Other device
(Master transmit mode)
I2C bus interface
(Slave receive mode)
Data contention
Figure 14.35 Diagram of Erroneous Operation when Arbitration is Lost
Though it is prohibited in the normal I
2C protocol, the same problem may occur when the MST
bit is erroneously set to 1 and a transition to master mode is occurred during data transmission
or reception in slave mode. In multi-master mode, pay attention to the setting of the MST bit
when a bus conflict may occur. In this case, the MST bit in the ICCR register should be set to
1 according to the order below.
相關PDF資料 |
PDF描述 |
|---|---|
| R5F21103DFP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
| R5F21104FP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
| R5F21103DFP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
| R5F21102DFP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
| R5F21103FP | 16-BIT, FLASH, MICROCONTROLLER, PQFP32 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| R4F2116VBG20V | 制造商:Renesas Electronics Corporation 功能描述:MCU 3V 128K,PB-FREE 176-BGA - Trays |
| R4F2117VBG | 制造商:Renesas Electronics Corporation 功能描述: |
| R4F2117VBG20V | 制造商:Renesas Electronics Corporation 功能描述: |
| R4F2117VLP | 制造商:Renesas Electronics Corporation 功能描述: |
| R4F2117VTE | 制造商:Renesas Electronics Corporation 功能描述:MCU, FLASH, 20MHZ, 3.0 TO 3.6V - Trays |
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